ASIC_300x300
YongaTek RTL’den başlayıp GDS’e kadar devam eden Sayısal Tümleşik Devre Tasarım ve Doğrulama hizmetleri konusunda derin bir tecrübeye sahiptir.
  • MATLAB, Simulink, SystemC, C++ dilleri ile sistem seviyesinde modelleme
  • Detaylı Yapısal Dökümantasyon (Micro Architecture Documentation)
  • RTL Kodlama (Verilog, VHDL veya System Verilog)
  • Fonksiyonel Doğrulama
  • Sentez
  • Yapısal Doğrulama (Formal Verification)
  • Test Tasarımı (Design for Test)
  • Zamanlama Analizi ve Zamanlama Kapatımı (Static Timing Analysis / Timing Closure)
  • FPGA Prototipleme ve Gerçekleme
  • Proje Yönetimi, Raporlama, Hata Takibi Yönetimi